从晶体管到逻辑门

概念

上一章的 CMOS 反相器给了一个通用骨架：上拉网络 PUN（全是 PMOS）+ 下拉网络 PDN（全是 NMOS），两者互补导通。把这两个网络里的管子串联或并联，就能得到任意逻辑门。

规则只有两条：

连接	逻辑
串联 = 与（AND）	两个都导通，这条路才通
并联 = 或（OR）	任一个导通，这条路就通

一句话：CMOS 门就是"用开关的串并联搭出真值表"。串=与，并=或，上拉下拉对偶互补。

原理

通用结构

        V_DD
          │
    ┌─────┴─────┐
    │  PUN      │   ← 全是 PMOS，负责把 Y 拉高
    │ (上拉网络) │      表达"Y=1 的条件"
    ├─────┬─────┤
    │     │  Y  │
    ├─────┴─────┤
    │  PDN      │   ← 全是 NMOS，负责把 Y 拉低
    │ (下拉网络) │      表达"Y=0 的条件"
    └─────┬─────┘
          │
         GND

设计要点：PUN 与 PDN 必须是"对偶"的——同一个输入组合，绝不能让上下同时导通（否则 $V_{D D}$ 直通 GND），也不能同时断开（否则输出悬空）。

对偶规则（串 ↔ 并互换）：

PDN 里 A、B 串联 → PUN 里 A、B 并联
PDN 里 A、B 并联 → PUN 里 A、B 串联
单个管子 → 单个管子（自对偶）

逐个搭出来

① 非门 NOT（2 管）

V_DD ──┤P├──┬── Y = Ā
   A ──┤ ├──┤
       │N│  │
GND ───┴┴──┘      1 个 PMOS + 1 个 NMOS

② 与非门 NAND（4 管）

先想 PDN： $Y = 0$ 的条件是 A=1 且 B=1 → NMOS 串联。

        V_DD
     ┌───┤P├───┐        PUN: A、B 两个 PMOS 并联
  A ─┤         ├─ B          （A=0 或 B=0 就上拉）
     └───┬─┬───┘
         │ │
    Y ───┴─┼─── Y = ─────
           │            AB
     ┌─────┴─────┐
  A ─┤ N ├─┬─┤ N ├─ B    PDN: A、B 两个 NMOS 串联
     └────┘ │ └──┘            （A=1 且 B=1 才下拉）
           GND

A	B	PUN	PDN	Y
0	0	通	断	1
0	1	通	断	1
1	0	通	断	1
1	1	断	通	0

③ 或非门 NOR（4 管）

对偶操作：PDN 里 $Y = 0$ 需要 A=1 或 B=1 → NMOS 并联；PUN 则串联。

        V_DD
     ┌───┤P├───┐        PUN: PMOS 串联
  A ─┤         ├─ B          （A=0 且 B=0 才上拉）
     └───┬─┬───┘
         │ │
    Y ───┴─┼─── Y = A + B
           │
     ┌─────┴─────┐
  A ─┤ N ├─┬─┤ N ├─ B    PDN: NMOS 并联
     └────┘ │ └──┘            （A=1 或 B=1 就下拉）
           GND

④ 与门 AND = NAND + NOT（6 管）

CMOS 无法直接做与门（PDN 要表达 $Y = 0$ 即 $\overset{―}{A B}$ ，做不到单级）。标准做法：NAND 后面串一个反相器。同理 OR = NOR + NOT。

   A ─┐
      ├─[NAND]─○──[NOT]── Y = A·B
   B ─┘        中间反相
   
   4 管      +  2 管  = 6 管

这就是为什么标准单元库里与门比与非门"贵"：多两个管子、多一级延迟。所以逻辑设计时人们偏爱用 NAND/NOR 直接实现。

⑤ 异或门 XOR

标准静态 CMOS 实现需要 12 管（或 10 管）。用传输门可以做到 6 管：

   用 NAND/AND-OR 拼装：
   Y = A⊕B = A·B̄ + Ā·B
   
   需要：2 个反相器(4) + 2 个 AND(12) + 1 个 OR(6) = 22 管 —— 太浪费
   
   优化后的标准实现：12 管
   传输门实现：6 管（2 个传输门 + 2 个反相器）

晶体管数统计表

门	表达式	PMOS	NMOS	总计
NOT	$\bar{A}$	1	1	2
NAND	$\overset{―}{A B}$	2	2	4
NOR	$\overset{―}{A + B}$	2	2	4
AND	$A B$	3	3	6
OR	$A + B$	3	3	6
XOR（静态）	$A \oplus B$	6	6	12
XNOR	$\overset{―}{A \oplus B}$	6	6	12
NAND3	$\overset{―}{A B C}$	3	3	6
通用 n 输入门	—	n	n	2n

规律：n 输入的单级门用 2n 个管子。这是估算芯片规模的起点——一个"门"≈ 4~6 个晶体管。

为什么 NAND 比 NOR 快（重要结论）

从管子串联的数目看，NAND 和 NOR 都是 2 串 2 并，看似对称。但实际不对称：

	串联的是	后果
NAND	下拉用 NMOS 串联	NMOS 迁移率高，本身驱动强，串联后仍够快
NOR	上拉用 PMOS 串联	PMOS 迁移率只有 NMOS 的 1/2~1/3，串联后更弱

μ_{n} \approx 2 \sim 3 \times μ_{p} \Rightarrow NOR 的上拉路径电阻更大 \Rightarrow NOR 更慢

工程后果：标准单元库和 FPGA 的查找表实现优先用 NAND 而不是 NOR。这也是为什么你看到的电路图里以 NAND 居多。

扇入不能太大

串联管子越多，等效电阻越大，延迟按平方增长（串联 n 个管子，电阻 ×n，同时每个管子尺寸受限，电容也上升）。

经验规则：最多串联 3~4 个管子。超过就要拆成多级（插入缓冲器）。

   8 输入 NAND（8 个 NMOS 串联）—— 慢到不能接受
   
   改为：  [NAND4]─┐
           [NAND4]─┼─[NAND2]─[NOT]   两级，快得多
           ...     │

传输门与三态门（补充）

传输门 TG：一个 PMOS 与一个 NMOS 并联，由互补信号控制，可以双向传输且没有阈值损失。它是实现多路选择器（MUX）和锁存器的基本件。

   A ──┤├─── B        控制 C：C=1 导通，C=0 高阻
        │
   C ───┴─ C̄

三态门：输出有 0、1、高阻 Z 三态。高阻态让多个输出可以挂在同一根总线上——这是后面"寄存器与总线"的基础。

使能 EN	输出
1	正常输出 0/1
0	高阻 Z（相当于断开）

示例

例 1：数一个复合门的晶体管数（完整计算）

用 CMOS 实现 $Y = \overset{―}{A \cdot B + C}$ ，需要多少个晶体管？

第一步：拆结构。

这是一个"与或非"（AOI）门：内部是 $A B$ 的与、再与 $C$ 或，最后取反。

第二步：设计 PDN（表达 Y = 0 的条件）。

$Y = 0 ⟺ A B + C = 1 ⟺ （A 且 B）或 C$

对应 NMOS 网络：(A 串 B) 并 C

   PDN:  A─┤N├─┬── 
           B─┤N├┘  ├─ GND
           C───┤N├─┘

第三步：取对偶得到 PUN。

串↔并互换：NMOS 的 (A串B) 并 C → PMOS 的 (A 并 B) 串 C

   PUN:  A─┤P├─┐
           B─┤P├┼─┤P├─ V_DD (C)
                 C─┘

第四步：数管子。

PDN 3 个 NMOS + PUN 3 个 PMOS = 6 个晶体管。

对比：若用分立门实现（AND2 + OR2 + NOT）= 6 + 6 + 2 = 14 个管子。

结论：单级 AOI 门只要 6 管，比分立门拼起来省一半以上，而且只有一级延迟。这就是为什么标准单元库里塞满了各种 AOI/OAI 复合门。

例 2：串联电阻与延迟估算（完整计算）

设单个 NMOS 导通电阻 $R$ ，单个 PMOS 导通电阻为 $2.5 R$ （因 $μ_{p} \approx μ_{n} / 2.5$ ）。比较 2 输入 NAND 与 2 输入 NOR 的最坏情况上拉/下拉电阻。

第一步：NAND

下拉最坏：两个 NMOS 串联 = $R + R = 2 R$
上拉最坏：两个 PMOS 并联，只导通一个 = $2.5 R$

最坏电阻： $max (2 R, 2.5 R) = 2.5 R$

第二步：NOR

下拉最坏：两个 NMOS 并联，只导通一个 = $R$
上拉最坏：两个 PMOS 串联 = $2.5 R + 2.5 R = 5 R$

最坏电阻： $max (R, 5 R) = 5 R$

第三步：比较。

\frac{5 R}{2.5 R} = 2

结论：NOR 的最坏情况电阻是 NAND 的 2 倍，因此 NOR 更慢。

想让它们一样快，就得把 NOR 的 PMOS 宽度加到 2.5 倍以上 → 面积变大 → 更贵。所以工艺库里 NOR 用得少。

例 3：用程序做门级模拟

用 C 写一个"用与非门搭出其他所有门"的模拟，体会 NAND 的通用性：

#include <stdio.h>

/* 只用 NAND，搭出全部基本门 —— 体会"NAND 是通用门" */
static int nand(int a, int b) { return !(a && b); }

static int not_(int a)        { return nand(a, a); }
static int and_(int a, int b) { return not_(nand(a, b)); }
static int or_ (int a, int b) { return nand(not_(a), not_(b)); }
static int xor_(int a, int b) {
    return nand(nand(a, nand(a, b)), nand(b, nand(a, b)));
}

int main(void) {
    printf("A B | NAND NOR AND OR XOR\n");
    for (int a = 0; a <= 1; a++) {
        for (int b = 0; b <= 1; b++) {
            int na = not_(a), nb = not_(b);
            printf("%d %d |  %d    %d   %d   %d   %d\n",
                   a, b,
                   nand(a, b),
                   and_(na, nb),      /* NOR = (A+B)' = A'·B' */
                   and_(a, b),
                   or_(a, b),
                   xor_(a, b));
        }
    }
    return 0;
}

c 本站为静态站，不提供在线运行；可复制到本地用 gcc / python 执行

# 只用 NAND 搭出全部基本门
def nand(a, b): return int(not (a and b))
def not_(a):    return nand(a, a)
def and_(a, b): return not_(nand(a, b))
def or_(a, b):  return nand(not_(a), not_(b))
def xor_(a, b): return nand(nand(a, nand(a, b)), nand(b, nand(a, b)))

print("A B | NAND NOR AND OR XOR")
for a in (0, 1):
    for b in (0, 1):
        na, nb = not_(a), not_(b)
        print(f"{a} {b} |  {nand(a,b)}    {and_(na,nb)}   "
              f"{and_(a,b)}   {or_(a,b)}   {xor_(a,b)}")

python 本站为静态站，不提供在线运行；可复制到本地用 gcc / python 执行

输出：

A B | NAND NOR AND OR XOR
0 0 |  1    1    0   0   0
0 1 |  1    0    0   1   1
1 0 |  1    0    0   1   1
1 1 |  0    0    1   1   0

只用与非门就实现了与、或、非、异或 —— 这就是"NAND 是通用门"的含义。理论上，任何组合逻辑都能只用它搭出来。

考点

1. 通用设计规则（必背）

CMOS 门 = PUN（全 PMOS，上拉）+ PDN（全 NMOS，下拉）
串联 = 与，并联 = 或
PUN 与 PDN 对偶：PDN 串 ↔ PUN 并，PDN 并 ↔ PUN 串

2. 晶体管数（选择题高频）

门	管数
NOT	2
NAND / NOR	4
AND / OR	6
XOR（静态）	12
n 输入单级门	2n

3. 为什么 AND 比 NAND 多两个管子

CMOS 单级只能做出取反的逻辑（NAND/NOR/NOT），要得到不取反的 AND/OR 必须再加一级反相器。所以逻辑设计中优先用 NAND/NOR。

4. NAND 与 NOR 的快慢之争（必考）

$μ_{n} \approx 2 \sim 3 \times μ_{p}$ ，PMOS 天生比 NMOS 弱
NAND 的下拉是 NMOS 串联（强者串联），NOR 的上拉是 PMOS 串联（弱者串联）
结论：NAND 比 NOR 快，实际电路与标准单元库偏爱 NAND

5. 易错点

n 输入 NAND 需要 2n 个管子，不是 n 个。PMOS 也要 n 个。
与非门的输出低电平不一定正好是 0 V：串联 NMOS 上有压降，串联越多压降越大。
扇入不是无限的。串联超过 3~4 个管子，延迟按平方恶化，必须拆级。
PUN 与 PDN 同时导通 = 直流通路 = 烧芯片；同时断开 = 输出悬空 = 电平不定。对偶规则就是为了防止这两种情况。
"与非门只能两输入"是错的，可以有 3、4、8 输入，只是慢。
三态门的高阻 Z 不是第三种逻辑值，它是"输出断开"，用于总线分时复用。

小结

CMOS 门的构造法：PUN 串并联表达 " $Y = 1$ 的条件"，PDN 表达 " $Y = 0$ 的条件"，两者对偶。
串 = 与，并 = 或；n 输入单级门用 2n 个管子。
CMOS 单级只能给出反相逻辑，所以 AND/OR 要多加一级反相器（6 管）。
NAND 比 NOR 快（ $μ_{p} < μ_{n}$ ，串联的那一侧谁弱谁吃亏）——这是工艺库偏爱 NAND 的原因。
到这里，"0 和 1 是怎么用物理做出来的"已经闭环：掺杂 → PN 结 → MOSFET → CMOS 非门 → 与或非异或。
往上一步：这些门在真实芯片里长什么样、参数怎么读？下一章读数据手册。

下一篇：读数据手册

从晶体管到逻辑门

概念

原理

通用结构

逐个搭出来

晶体管数统计表

为什么 NAND 比 NOR 快（重要结论）

扇入不能太大

传输门与三态门（补充）

示例

例 1：数一个复合门的晶体管数（完整计算）

例 2：串联电阻与延迟估算（完整计算）

例 3：用程序做门级模拟

考点

小结

我的笔记

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从晶体管到逻辑门 ​

概念 ​

原理 ​

通用结构 ​

逐个搭出来 ​

晶体管数统计表 ​

为什么 NAND 比 NOR 快（重要结论） ​

扇入不能太大 ​

传输门与三态门（补充） ​

示例 ​

例 1：数一个复合门的晶体管数（完整计算） ​

例 2：串联电阻与延迟估算（完整计算） ​

例 3：用程序做门级模拟 ​

考点 ​

小结 ​

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原理

通用结构

逐个搭出来

晶体管数统计表

为什么 NAND 比 NOR 快（重要结论）

扇入不能太大

传输门与三态门（补充）

示例

例 1：数一个复合门的晶体管数（完整计算）

例 2：串联电阻与延迟估算（完整计算）

例 3：用程序做门级模拟

考点

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