CMOS 反相器

概念

CMOS 反相器（ inverter）由一个 PMOS 和一个 NMOS 互补构成，实现逻辑非：输入高则输出低，输入低则输出高。

它看起来只是"一个非门"，但它是整个数字世界的第一块砖——因为它是唯一一种在稳态下几乎不耗电的开关结构。上百亿个晶体管能塞进一块芯片而不烧掉，全靠这一点。

上一章的单个 NMOS 当开关有缺陷：它能把输出拉到低电平（强 "0"），但拉高电平时会因为阈值损失而到不了 $V_{DD}$（弱 "1"）。CMOS 的解法很朴素——让 PMOS 专门负责拉高，NMOS 专门负责拉低，各干各擅长的事。

原理

结构

             V_DD (电源, 例 1.2 V)
               │
        ┌──────┴──────┐
        │             │
     ┌──┴──┐      ┌──┴──┐
   ──┤  G  ├─╮    │     │      PMOS：源接电源，栅接输入
     │ PMOS│ │    │     │            导通条件 V_GS < V_th(<0)
     └──┬──┘ │    │     │            即输入为低 → 导通 → 上拉
        │    ╰────┤  G  ├─ A (输入)   
        ├─────────┤     │      NMOS：源接地，栅接输入
        │         │NMOS │            导通条件 V_GS > V_th(>0)
     ┌──┴──┐      └─┬───┘            即输入为高 → 导通 → 下拉
     │   Y ├────────╯
     └─────┘  Y (输出)
               │
        ┌──────┴──────┐
        │             │
       GND           C_L (负载电容)

两个管子的栅极接在一起（输入 A），漏极接在一起（输出 Y）：

管	位置	源极接	什么时候导通	职责
PMOS	上拉网络 PUN	$V_{DD}$	输入为 低（$V_{GS}<V_{th,p}<0$）	把输出拉高
NMOS	下拉网络 PDN	GND	输入为 高（$V_{GS}>V_{th,n}>0$）	把输出拉低

两种稳态

输入 A = 0 (低电平)
   PMOS 导通 ▓▓▓ 上拉     V_DD ●━━━┳━━━● Y = 1
   NMOS 截止 ─── 断开           │
                              C_L 充电到 V_DD
                              （无直流通路，无电流）

输入 A = 1 (高电平)
   PMOS 截止 ─── 断开          GND ●━━━┳━━━● Y = 0
   NMOS 导通 ▓▓▓ 下拉               │
                              C_L 放电到 0
                              （无直流通路，无电流）

这就是 CMOS 的全部精髓：任何稳态下，上拉与下拉网络总有一个是断开的，从 $V_{DD}$ 到 GND 之间没有直流通路，静态电流 ≈ 0。

真值表与逻辑符号

A	PMOS	NMOS	Y
0	导通	截止	1
1	截止	导通	0

电压传输特性 VTC

输入从 0 连续扫到 $V_{DD}$，输出的变化曲线：

V_out
 V_DD │██████████╮
      │          ╲                     ██ = PMOS 导通区（输出高）
      │           ╲                    ▓▓ = NMOS 导通区（输出低）
      │            ╲
 V_M  │─────────────●──────────  V_M ≈ V_DD/2（开关阈值）
      │              ╲
      │               ╲▓▓▓▓▓▓▓▓
    0 │                ▓▓▓▓▓▓▓▓
      └─────────────────────────── V_in
        0    V_IL  V_M  V_IH  V_DD

上面这条曲线定义了四个关键电平：

电平	含义
$V_{OL}$	输出低电平的最大值（典型 0 ~ 0.1 V）
$V_{OH}$	输出高电平的最小值（典型 $V_{DD}-0.1$ ~ $V_{DD}$）
$V_{IL}$	还能被认作"输入低"的最大值
$V_{IH}$	能被认作"输入高"的最小值

噪声容限（重点，考试的常客）

$$\begin{array}{rl}N{M}_H& =V_{OH}-V_{IH}\text{（高电平噪声容限）}\\ N{M}_L& =V_{IL}-V_{OL}\text{（低电平噪声容限）}\end{array}$$

含义：前级输出叠加上多大的干扰，后级还能正确识别。容限越大越抗干扰。

举例（$V_{DD}=5\text{V}$）：$V_{OH}=4.9$、$V_{IH}=3.5$、$V_{IL}=1.5$、$V_{OL}=0.1$

$$N{M}_H=4.9-3.5=1.4\text{V},N{M}_L=1.5-0.1=1.4\text{V}$$

理想情况 $V_M=V_{DD}/2$，此时两个噪声容限相等且最大。为什么 CMOS 抗干扰强——答案就在这里：它的 $V_{OH}$ 几乎顶到 $V_{DD}$、$V_{OL}$ 几乎贴地，容限接近 $V_{DD}/2$。

功耗（这是 CMOS 的第二个重点）

总功耗 = 动态功耗 + 静态功耗：

$$P=\underset{\text{动态}}{\underbrace{\alpha C_L{V}_{DD}^{2}f}}+\underset{\text{静态}}{\underbrace{I_{leak}{V}_{DD}}}$$

动态功耗来自每次翻转时对负载电容 $C_L$ 的充放电：

• 电容充放电一次耗散的能量 $=C_L{V}_{DD}^2$
• $\alpha$ 是翻转活动因子（平均每个时钟周期翻转几次，0~1）
• $f$ 是时钟频率

$P\propto V_{DD}^2$ 是这条公式最有价值的信息：电压降一半，功耗降四分之三。这就是为什么工艺进步一定要降电压。

静态功耗来自各种漏电流（亚阈值漏电、栅极漏电、PN 结反偏漏电）。理论上为 0，实际上先进工艺里它已经占到总功耗的相当比例——这正是"芯片越做越烫"的原因之一。

直通电流：翻转的短暂瞬间，PMOS 与 NMOS 会同时导通，形成 $V_{DD}$→GND 的短暂通路。这部分计入动态功耗，也是为什么翻转太快反而费电。

传播延迟

输出对负载电容充放电需要时间：

$$t_p\approx 0.69R_{eq}{C}_L$$

（$0.69=\ln 2$，是 RC 充放电到 50% 的时间常数系数。）

更常用的工程近似是经验公式：

$$t_p\propto \frac{C_L{V}_{DD}}{I_{drive}}\propto \frac{C_L{V}_{DD}}{k^{\prime }(W/L)(V_{DD}-V_{th}{)}^2}$$

它揭示了一个两难：降电压能省功耗，但会拖慢速度（驱动电流按平方下降）。低功耗与高性能的矛盾，根子就在这个式子里。

为什么 CMOS 赢了

历史上与 TTL、NMOS 逻辑竞争过，CMOS 胜出的理由：

优点	原因
静态功耗近乎为零	稳态无直流通路
噪声容限大	输出摆幅满程，接近 $V_{DD}/2$
电源电压范围宽	3 ~ 15 V（4000 系列）都能工作
集成度极高	结构简单，两个管子一个门
输入阻抗极高	扇出能力大（直流意义上）

示例

例 1：噪声容限（完整计算）

某 CMOS 反相器 $V_{DD}=5\text{V}$，数据手册给出 $V_{OH(min)}=4.4\text{V}$，$V_{OL(max)}=0.5\text{V}$，$V_{IH(min)}=3.5\text{V}$，$V_{IL(max)}=1.5\text{V}$。求噪声容限。

第一步：高电平噪声容限。

$$N{M}_H=V_{OH(min)}-V_{IH(min)}=4.4-3.5=0.9\text{V}$$

第二步：低电平噪声容限。

$$N{M}_L=V_{IL(max)}-V_{OL(max)}=1.5-0.5=1.0\text{V}$$

结论：$N{M}_H=0.9\text{V}$，$N{M}_L=1.0\text{V}$。两者接近，说明设计对称。

用最坏值（min/max 的下标）算才是"容限"——拿典型值算出来的不是保证值。这是出题人爱挖的坑。

例 2：动态功耗（完整计算）

$C_L=20\text{fF}$，$V_{DD}=1.2\text{V}$，$f=2\text{GHz}$，翻转活动因子 $\alpha =0.2$。求动态功耗。

第一步：算 $V_{DD}^2$。

$$V_{DD}^2={1.2}^2=1.44{\text{V}}^2$$

第二步：逐个代入。

$$\alpha C_L=0.2\times 20\times {10}^{-15}=4\times {10}^{-15}\text{F}$$$$\alpha C_L{V}_{DD}^2=4\times {10}^{-15}\times 1.44=5.76\times {10}^{-15}\text{J}$$$$P=5.76\times {10}^{-15}\times 2\times {10}^9=1.152\times {10}^{-5}\text{W}$$

结论：$P\approx 11.5\mu \text{W}$。

验证 $V_{DD}^2$ 关系：把 $V_{DD}$ 降到 0.6 V（一半）：

$$P^{\prime }=0.2\times 20\times {10}^{-15}\times 0.36\times 2\times {10}^9=2.88\mu \text{W}$$

$11.5/2.88=4$ —— 电压减半，功耗降到四分之一 ✓

例 3：传播延迟（完整计算）

等效导通电阻 $R_{eq}=10\text{k}\mathrm{\Omega }$，负载电容 $C_L=20\text{fF}$。求传播延迟，以及该反相器能跑的最高频率量级。

第一步：算 RC 时间常数。

$$\tau =R_{eq}{C}_L={10}^4\times 20\times {10}^{-15}=2\times {10}^{-10}\text{s}=200\text{ps}$$

第二步：乘 $\ln 2$。

$$t_p=0.69\times 200\text{ps}=138\text{ps}$$

第三步：估算频率上限。

一级延迟 138 ps → 若一级门就是关键路径，理论上限：

$$f_{max}\sim \frac{1}{2t_p}=\frac{1}{2\times 138\times {10}^{-12}}\approx 3.6\text{GHz}$$

结论：$t_p\approx 138\text{ps}$，对应频率上限约 3.6 GHz 量级。

实际芯片的关键路径是十几到几十级门串联，再加上线延迟，所以真实主频远低于这个数字。但**"门延迟 × 关键路径级数 ≈ 时钟周期"**这个估算思路是对的。

用程序复算

#include <stdio.h>

int main(void) {
    /* --- 噪声容限 --- */
    double voh = 4.4, vol = 0.5, vih = 3.5, vil = 1.5;
    printf("--- 噪声容限 ---\n");
    printf("NM_H = %.2f V\n", voh - vih);
    printf("NM_L = %.2f V\n", vil - vol);

    /* --- 动态功耗 --- */
    double CL = 20e-15, f = 2e9, alpha = 0.2;
    printf("--- 动态功耗 (Vdd 扫描) ---\n");
    double vdd_list[] = {1.8, 1.2, 0.6};
    for (int i = 0; i < 3; i++) {
        double vdd = vdd_list[i];
        double p = alpha * CL * vdd * vdd * f;
        printf("Vdd=%.1f V -> P=%.2f uW\n", vdd, p * 1e6);
    }

    /* --- 传播延迟 --- */
    double Req = 1e4, cl2 = 20e-15;
    double tp = 0.69 * Req * cl2;
    printf("--- 传播延迟 ---\n");
    printf("tau = %.0f ps, tp = %.0f ps, f_max ~ %.2f GHz\n",
           Req * cl2 * 1e12, tp * 1e12, 1.0 / (2 * tp) / 1e9);
    return 0;
}

c 本站为静态站，不提供在线运行；可复制到本地用 gcc / python 执行

# --- 噪声容限 ---
voh, vol, vih, vil = 4.4, 0.5, 3.5, 1.5
print("--- 噪声容限 ---")
print(f"NM_H = {voh - vih:.2f} V")
print(f"NM_L = {vil - vol:.2f} V")

# --- 动态功耗 ---
CL, f, alpha = 20e-15, 2e9, 0.2
print("--- 动态功耗 (Vdd 扫描) ---")
for vdd in (1.8, 1.2, 0.6):
    p = alpha * CL * vdd ** 2 * f
    print(f"Vdd={vdd:.1f} V -> P={p*1e6:.2f} uW")

# --- 传播延迟 ---
Req, cl2 = 1e4, 20e-15
tp = 0.69 * Req * cl2
print("--- 传播延迟 ---")
print(f"tau = {Req*cl2*1e12:.0f} ps, tp = {tp*1e12:.0f} ps, "
      f"f_max ~ {1/(2*tp)/1e9:.2f} GHz")

python 本站为静态站，不提供在线运行；可复制到本地用 gcc / python 执行

输出：NM_H = 0.90 V、NM_L = 1.00 V；功耗 1.8V→25.92 μW、1.2V→11.52 μW、0.6V→2.88 μW；tau = 200 ps, tp = 138 ps, f_max ~ 3.62 GHz。

1.8 V 与 0.6 V 相差 3 倍电压、9 倍功耗（25.92 / 2.88 = 9）——平方关系得到验证。

考点

考点

1. 结构与导通条件（必须能画、能说）

• PMOS 在上、源接 $V_{DD}$，输入低电平时导通，上拉输出为高。
• NMOS 在下、源接 GND，输入高电平时导通，下拉输出为低。
• 两管栅极并联作输入、漏极并联作输出。

2. 为什么静态功耗为零

稳态下 PUN 与 PDN 必有一个截止，$V_{DD}$ 到 GND 无直流通路。这是 CMOS 区别于 NMOS 逻辑/TTL 的根本优势，也是大规模集成的前提。

3. 必背公式

• 噪声容限：$N{M}_H=V_{OH}-V_{IH}$，$N{M}_L=V_{IL}-V_{OL}$
• 动态功耗：$P=\alpha C_L{V}_{DD}^{2}f$
• 传播延迟：$t_p\approx 0.69R_{eq}{C}_L$

4. 三个量级关系（选择题最爱）

关系	含义
$P\propto V_{DD}^2$	电压减半，功耗降为 1/4
$P\propto f$	频率翻倍，功耗翻倍
$t_p\propto C_L$	负载电容越大越慢（扇出越大越慢）

5. 易错点

• PMOS 导通条件是输入为低，别和 NMOS 记混。记忆法：PMOS 在上面，负责把输出上拉，所以它得在输入低时干活（互补）。
• 功耗与延迟的矛盾：降 $V_{DD}$ 省电但变慢（驱动电流按 $(V_{DD}-V_{th}{)}^2$ 掉）。
• 静态功耗不是零，只是很小。先进工艺下漏电已经不可忽略。
• $V_{IL}$ 是"输入低的最大值"，$V_{IH}$ 是"输入高的最小值"——方向别搞反，中间那段是不确定区。
• 用典型值算噪声容限是错的，必须用 min/max 的最坏值。
• $\alpha$ 不是 1。大多数门不是每个周期都翻转，典型 0.1 ~ 0.3。

小结

• CMOS 反相器 = PMOS 上拉 + NMOS 下拉，互补导通，稳态无直流通路。
• 静态功耗近似为零 + 噪声容限接近 $V_{DD}/2$ —— 这两条是 CMOS 统治数字电路的原因。
• 功耗主要来自动态项 $P=\alpha C_L{V}_{DD}^{2}f$，电压平方关系是最有力的调节手段。
• 速度受限于 RC 充放电 $t_p\approx 0.69R_{eq}{C}_L$；降电压省电但变慢，这是芯片设计的永恒矛盾。
• 现在你手里有一个干净的非门了。把它按规则拼起来，就能得到与、或、非、异或的全部逻辑——下一章。

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